AMDが、FPGA向けの画像信号処理IP「Mini-ISP」をMITライセンスで公開した。Verilog RTLで書いたソフトコアで、プログラマブルロジックの上だけで動く。カメラのRAWデータを、表示や後段の処理に渡せる画像へ変換する。
同社のSoCには、Versal AI Edge Series Gen 2のようにISPをハードウェアとして内蔵する製品がある。一方それ以外のFPGAとSoCでは、ISPをプログラマブルロジックで組むことになる。Mini-ISPはその層を埋める。
掲げる方針は資源の最小化だ。使う論理資源を常に絶対的な最小に抑え、そのうえで毎秒の画素数と遅延で最大の性能を出す。画質は「大半の用途で受け入れられ、人の目に心地よい」水準を目標に置く。最高画質は狙わない。
方針は実装しない機能の選定にも及ぶ。ノイズ除去と局所トーンマッピングは入っていない。広い画像の文脈を必要とする処理はFPGA上で非常に高くつき、FPGA向きに単純化した実装は画質が著しく劣る。そこでAMDは、劣った実装を入れるくらいなら何も入れないと判断した。
シャープネスを外した理由はさらに踏み込んでいる。多くの場合、シャープネスは低品質なノイズ除去が招いた副作用を打ち消しているにすぎない。ノイズ除去を実装しないなら、それを打ち消す処理も要らなくなるという理屈だ。
対応するのはUltraScale+以降のほぼすべてのAMD FPGAとSoCである。接続はAXI4 Liteのレジスタ、映像の入出力はAXI4 Stream Videoで、Vivadoの他の映像IPとつなげる。
毎サイクルに処理する画素数は1、2、4から選ぶ。構成によっては500MHzで完全にパイプライン動作し、合計で毎秒2ギガ画素まで扱う。実装済みの処理は黒レベル補正やデジタル色ゲイン、デモザイク、色補正行列、ガンマLUTである。
READMEには他の選択肢も並ぶ。10x-EngineersのInfinite ISP、XylonのHDR ISP、そして同社自身のVitis Vision Library ISPの3つだ。用途によってはそちらのほうが適しているかもしれない、と書き添えている。