米Verkorの研究チームは2026年2月6日、自律型AIエージェント「Design Conductor（DC）」が短い要求仕様書のみを入力として12時間でRISC-V CPUコアを設計したとする論文をarXivに投稿した。
設計したCPU「VerCore」は、ASAP7 PDK（7nmプロセス設計キット）上でタイミングを満たす1.48GHz動作、CoreMarkスコア3261を達成した。これは2011年発売の米IntelのCeleron SU2300と同等の水準だ。通常4億ドル超と18〜36ヶ月を要する最先端チップの設計工程と比べて大幅に短い。
Design ConductorはLLM（大規模言語モデル）そのものではなく、フロンティアモデルの能力を使ってチップ設計の全工程を自律的に進める「ハーネス」と位置付けられている。入力された219語の要求仕様書から、DCはまず設計提案書を自動生成し、サブエージェントによる自己レビューを経てRTL（レジスタ転送レベル）実装に入る。モジュールごとにテストベンチで機能を検証した後、RISC-V ISAシミュレーター「Spike」を使った結合テストで動作を照合。不具合はVCDファイルをCSVに変換してPythonで解析し、原因特定と修正を繰り返す。最終的にOpenROADフロースクリプトでGDSIIレイアウトを生成した。
VerCoreは5段パイプライン（IF、ID、EX、MEM、WB）のインオーダ・シングルイシュー構成で、命令セットはRV32I＋ZMMULに対応する。キャッシュを除く面積は2809平方µm。注目すべきは、早期分岐解決、早期フォワーディング、4段バランス型Booth-Wallace乗算器（単体で2.57GHz動作）といった高速化手法をDC自身が試行錯誤から発見した点だ。これらは入力仕様書に含まれず、論文ではDCが「MIPS 5段RISCのクリティカルパスを再発見した」と評されている。
論文では課題とコスト面の制約も明示されている。LLMはイベント駆動言語のVerilogを逐次実行のコードのように扱う場面があり、タイミング解析のデバッグで非効率になる。初期実装で過度に長いクリティカルパスを生むなど、経験的判断を要する場面で無駄なトークン消費も発生した。
例えば、タイミング要件を満たせなかったとき、DCがまずパイプラインを深化させる大規模な改修を試みて無駄な探索にトークンを費やしたケースや、フォワーディングの初期実装が長いクリティカルパスを生み、タイミングレポートを見てから初めて修正する——といった事例が報告されている。DCの自律動作そのものが長時間の推論に依存するため、Verkorは「機能的に正しく高性能な設計というゴールに向けた進捗を、数百億トークン規模にわたって維持する必要がある」とDCに求められる条件を説明している。
今回のVerCore設計では、DCは無期限に動作可能な設計ではあるものの、チームが一定のトークン消費量に達した時点で実行を終了させ、その時点の結果を論文で報告した。具体的なトークン総数やコスト、使用モデル名は論文に明記されていない。なお、Verkorチームは「大量生産品ではvibeチップ設計は選択肢にならない」と述べ、経験豊富な設計者の関与は依然不可欠との見解を示している。VerCoreは物理試作されておらず、Spike上の検証にとどまる。RTLソースとGDSII再構築スクリプトは公開予定だという。
